جمع کننده کامل 1 بیتی زیر آستانه ای در فناوری CMOS 65 نانومتری

پروژه کارشناسی ارشد برق

چکیده

در این مقاله، جمع کننده کامل (FA) نوینی ارائه می گردد که برای عملکرد با توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، بر پایه گیتهای XOR اصلاح شده ایطراحی گشته که با هدف کمینه سازی مصرف توان در ناحیه زیرآستانه ای عمل می کنند. نتایج شبیه سازی شده با مدلهای استاندارد CMOS ۶۵ نانومتر انجام شده است. نتایج شبیه سازی، یک بهبود ۵ تا ۲۰ درصدی را در بازه فرکانسی ۱Khz تا ۲۰MHz و ولتاژهای تغذیه زیر ۰. ۳V نشان میدهد

فایل محتوای:

اصل مقاله لاتین ۴ صفحه IEEE
متن ورد ترجمه شده بصورت کاملا تخصصی ۱۱ صفحه

مطالب مرتبط

علی پنج‌شنبه 15 خرداد 1393 ساعت 22:10

پایان نامه کارشناسی

پایان نامه کارشناسی