ترجمه مقاله لکتور: روشی برای کاهش نشتی در مدارات نیمه هادى اکسید فلزى تکمیلى

• عنوان انگلیسی مقاله: LECTOR: A Technique for Leakage Reduction in CMOS Circuits
• عنوان فارسی مقاله: لکتور: روشی برای کاهش نشتی در مدارات نیمه هادى اکسید فلزى تکمیلى.
• دسته: برق و الکترونیک
• فرمت فایل ترجمه شده: WORD (قابل ویرایش)
• تعداد صفحات فایل ترجمه شده: 32
• دانلود رایگان نسخه اصلی مقاله
• خرید ترجمه مقاله

چکیده ترجمه

در مدارات سیموس، کاهش ولتاژ آستانه به دلیل مقیاس بندی ولتاژ، منتهی به جریان نشتی زیرآستانه و در نتیجه تلفات توان ایستا (استاتیک) می شود. در اینجا ما روشی تازه به نام LECTOR برای طراحی گیت های سیموس که به طور قابل توجهی جریان نشتی را بدون افزایش تلفات توان پویا (دینامیک) کاهش می دهد، ارایه می کنیم. در روش پیشنهاد شده ما، دو ترانزیستور کنترل نشتی (یکی نوع n و دیگری نوع p) در درون دروازه های منطقی که ترمینال گیت هر ترانزیستور کنترل نشتی (LCT) توسط منبع گیت دیگر کنترل می شود را معرفی می کنیم. در این آرایش، یکی از LCTها (منظور ترانزیستورهای کنترل نشتی) همیشه به ازای هر ترکیب ورودی، نزدیک به ولتاژ قطع می باشد. این مقاومت مسیر Vdd به گراند را کاهش داده، که این منجر به کاهش چشمگیر جریان نشتی می شود. نت لیست سطح-گیت مدار داده شده، نخست به یک پیاده سازی گیت پیچیده CMOS استاتیک تبدیل شده، و سپس LCTها به منظور دستیابی به یک مدار کنترل نشتی معرفی می شوند. ویژگی قابل توجه LECTOR این است که در هر دو حالت فعال و غیرفعال مدار، فعال می باشد که این منجر به کاهش نشتی بهتری نسبت به روش های دیگر می شود. همچنین، روش ارایه شده، دارای محدودیت های کمتری نسبت به دیگر روش های موجود برای کاهش نشتی دارد. نتایج تجربی نشان دهنده یک کاهش نشتی متوسط 79.4 درصدی را برای مدارات محک(بنچ مارک) MCNC’91 نشان می دهند.

کلیدواژه: ریزمیکرون ژرف، نشت توان، بهینه سازی توان، پشته ترانزیستور

مقدمه

تلف توان موضوع مهمی در طراحی مدارات CMOS VLSI می باشد. مصرف توان زیاد، موجب کاهش عمر باطری در کاربردهای دارای باطری می شود و در قابلیت اطمینان، بسته ای سازی، و هزینه های خنک سازی تاثیر می گذارد. منابع اصلی تلفات توان این ها هستند: 1) تلفات توان خازنی مبنی بر شارژ و تخلیه ی(دشارژ) خازن بار. 2) جریان های اتصال کوتاه، به دلیل وجود یک مسیر رسانا میان منبع ولتاژ و گراند برای مدت کوتاهی در حین اینکه یک دروازه منطقی در حال عبور جریان از خود است؛ و 3) جریان نشتی. جریان نشتی شامل جریان های دیود بایاس معکوس و جریان های زیرآستانه می باشد.

اطلاعات فایل

• فرمت: zip
• حجم: 2.15 مگابایت
• شماره ثبت: 411

مقالات مشابه

ترجمه مقاله روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده

عنوان انگلیسی مقاله: A Combined Gate Replacement and Input Vector Control Approach for Leakage Current Reduction عنوان فارسی مقاله: روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده، برای کاهش جریان نشتی. دسته: برق و الکترونیک فرمت فایل ترجمه شده: WORD (قابل ویرایش) تعداد صفحات فایل ترجمه شده: 36 جهت دانلود رایگان نسخه انگلیسی این مقاله اینجا کلیک نمایید خرید ترجمه مقاله چکیده ترجمه کنترل بردار ورودی(IVC) تکنیک معروفی برای کاهش توان نشتی است. این روش، از اثر پشته های ترانزیستوری در دروازه های منطقی (گیت) CMOS با اعمال مینیمم بردار نشتی(MLV) به ورودی های اولیه مدارات ترکیبی، در ...

جمع کننده کامل 1 بیتی زیر آستانه ای

عنوان انگلیسی مقاله: 1-Bit Sub Threshold Full Adders in 65nm CMOS Technology عنوان فارسی مقاله: جمع کننده کامل 1 بیتی زیر آستانه ای در فناوری تراشه هاى نیمه هادى اکسید فلزى تکمیلى 65 نانومتری دسته: برق و الکترونیک فرمت فایل ترجمه شده: WORD (قابل ویرایش) تعداد صفحات فایل ترجمه شده: 13 دانلود رایگان نسخه انگلیسی این مقاله در اینجا خرید ترجمه مقاله چکیده ترجمه در این مقاله، جمع کننده کامل (FA) نوینی ارائه می گردد که برای عملکرد با توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، بر پایه گیتهای XOR اصلاح شده ای طراحی گشته که با ...