ترجمه مقاله روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده

• عنوان انگلیسی مقاله: A Combined Gate Replacement and Input Vector Control Approach for Leakage Current Reduction
• عنوان فارسی مقاله: روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده، برای کاهش جریان نشتی.
• دسته: برق و الکترونیک
• فرمت فایل ترجمه شده: WORD (قابل ویرایش)
• تعداد صفحات فایل ترجمه شده: 36
• جهت دانلود رایگان نسخه انگلیسی این مقاله اینجا کلیک نمایید

چکیده ترجمه

کنترل بردار ورودی(IVC) تکنیک معروفی برای کاهش توان نشتی است. این روش، از اثر پشته های ترانزیستوری در دروازه های منطقی (گیت) CMOS با اعمال مینیمم بردار نشتی(MLV) به ورودی های اولیه مدارات ترکیبی، در طی حالت آماده بکار استفاده می کند. اگرچه، روش IVC (کنترل بردار ورودی)، برای مدارات با عمق منطقی زیاد کم تاثیر است، زیرا بردار ورودی در ورودی های اولیه تاثیر کمی بر روی نشتی گیت های درونی در سطح های منطقی بالا دارد.ما در این مقاله یک تکنیک برای غلبه بر این محدودیت ارایه می کنیم؛ بدین سان که گیت های درونی با بدترین حالت نشتی شان را با دیگر گیت های کتابخانه جایگزین می کنیم، تا عملکرد صحیح مدار را در طی حالت فعال تثبیت کنیم. این اصلاح مدار، نیاز به تغیر مراحل طراحی نداشته، ولی دری را به سوی کاهش بیشتر نشتی وقتی که روشMLV (مینیمم بردار نشتی) موثر نیست باز می کند. آنگاه ما، یک روش تقسیم و غلبه که جایگزینی گیت های را مجتمع می کند، یک الگوریتم جستجوی بهینه MLV برای مدارات درختی، و یک الگوریتم ژنتیک برای اتصال به مدارات درختی، را ارایه می کنیم. نتایج آزمایشی ما بر روی همه مدارات محک MCNC91، نشان می دهد که 1) روش جایگزینی گیت، به تنهایی می تواند 10% کاهش جریان نشتی را با روش های معروف، بدون هیچ افزایش تاخیر و کمی افزایش سطح، بدست آورد: 2) روش تقیسم و غلبه، نسبت به بهترین روش خالص IVC 24% و نسبت به روش جایگذاری نقطه کنترل موجود 12% بهتر است: 3) در مقایسه با نشتی بدست آمده از روش MLV بهینه در مدارات کوچک، روش ابتکاری جایگزینی گیت و روش تقسیم-و-غلبه، به ترتیب می توانند بطور متوسط 13% و 17% این نشتی را کاهش دهند.

کلیدواژه: جایگزینی گیت، کاهش نشتی، مینیمم بردار نشتی

مقدمه

همزمان با کوچک شدن فناوری VLSI و ولتاژ منبع/آستانه، توان نشتی در مدارات CMOS امروزه دارای اهمیت بیشتر و بیشتر شده است. به عنوان مثال، در طراحی ها نشان داده شده است که توان نشتی زیرآستانه می تواند به بزرگی 42% توان کل تولید فرآیند 90 نانومتری شرکت داشت باشد [11]. بدین ترتیب، روش های زیادی اخیرا برای کاهش مصرف توان نشتی ارایه شده اند. فرآیند ولتاژ آستانه دوگانه، از وسایل با ولتاژ آستانه بیشتر، به همراه مسیرهای غیر بحرانی، استفاده می کند تا جریان نشتی را ضمن تثبیت عملکرد، کاهش دهد [16]. روش های CMOS ولتاژ آستانه چندگانه (MTCMOS)، یک وسیله با ولتاژ Vth بالا را بطور سری با مدار با Vth پایین قرار داده، و یک ترانزیستور sleep می سازد.

اطلاعات فایل

• فرمت: zip
• حجم: 1.08 مگابایت
• شماره ثبت: 411

مقالات مشابه

ترجمه مقاله لکتور: روشی برای کاهش نشتی در مدارات نیمه هادى اکسید فلزى تکمیلى

عنوان انگلیسی مقاله: LECTOR: A Technique for Leakage Reduction in CMOS Circuits عنوان فارسی مقاله: لکتور: روشی برای کاهش نشتی در مدارات نیمه هادى اکسید فلزى تکمیلى. دسته: برق و الکترونیک فرمت فایل ترجمه شده: WORD (قابل ویرایش) تعداد صفحات فایل ترجمه شده: 32 دانلود رایگان نسخه اصلی مقاله خرید ترجمه مقاله چکیده ترجمه در مدارات سیموس، کاهش ولتاژ آستانه به دلیل مقیاس بندی ولتاژ، منتهی به جریان نشتی زیرآستانه و در نتیجه تلفات توان ایستا (استاتیک) می شود. در اینجا ما روشی تازه به نام LECTOR برای طراحی گیت های سیموس که به طور قابل توجهی جریان نشتی ...

آب بندهای غیر تماسی

نشتی روغن در هرنقطه از سیستم هیدرولیک موجب کاهش بازده وافزایش افت توان می گردد. به دلیل وجود مقداری لقی استاندارد در اکثر اجزاء سیستم هیدرولیک، وجود نشتی داخلی اجتنآب ناپذیر است. با افزایش مقادیر این لقی ها در اثر سایش قطعات درگیر، نشتی به تدریج افزایش یافته وضمن به هدر رفتن مقداری از توان سیستم دسته بندی: مهندسی » مهندسی مکانیک تعداد مشاهده: 153 مشاهده فرمت فایل دانلودی: zip فرمت فایل اصلی: ppt تعداد صفحات: 56 حجم فایل: 766 کیلوبایت آب بندی مقدمه آب بندی نشتی روغن در هرنقطه از سیستم هیدرولیک موجب کاهش بازده وافزایش افت توان ...